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团队成员：龚灿、孟婷、张鑫尧指导教师：宓珉瀚、周雨威参赛单位：西安电子科技大学

面向低/高电压工作场景的高效率、大功率、高线性SiC基及Si基GaN射频功率器件

本项目针对5G/6G通信对终端低压高效率及基站高压大功率的差异化需求，深入研究了SiC基与Si基GaN射频功率器件。针对低压下功率密度不足、高压下可靠性受限及线性度瓶颈等痛点，创新性地提出了多项关键技术。通过引入超薄势垒材料与Fin-HEMT纳米沟道结构，结合 \mathsf { n } + GaN再生长欧姆接触及ContactLedge技术，显著降低了寄生电阻，实现3.6GHz下漏极效率突破 70 % 的卓越性能。在高压应用中，利用双沟道结构优化电场分布，实现14.6W/mm的高功率密度。同时，项目开发了缓变势垒双沟道等3D栅极调制技术，平坦化跨导曲线，大幅提升线性栅压摆幅。相关成果已在IEEEEDL等顶刊发表，为我国射频芯片自主可控提供了坚实支撑。

(ru rir rats 30 70
@3.6GHz，Vd=18V
25 0-0-09 60PdE=25.1dBm50
20 Pa=32Wmm 中 山 P )AA5中
15 D 中 KD &
0 □O-O----
□ 3 全个 Gein. \~1dB D 20
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0 0
5 0 5 10 15 20

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团队成员：侯龙祥叶宗霖丁煜寒指导教师：谢倩王政参赛单位：电子科技大学

面向6G移动通信的倍频程锁相环

随着社会智能化的发展，下一代通信标准6G对芯片提出了更严苛的挑战。6G通信的特殊需求对频率源提出了三大关键技术挑战：近整数DTC非线性校准的高收敛性要求、超低带内噪声指标以及倍频程宽带覆盖能力。为了解决上述难点，我们团队研究设计了一种工作在6.8至14.4GHz倍频程分数电荷泵锁相环，具有创新性的基于滑动抖动技术的DTC后台非线性校准结构，可以后台跟踪PVT变化，从而提高锁相环的鲁棒性。所提出的锁相环使用100MHz外部频率源参考，在整数模式下实现了61fs的积分抖动与-252.8dB的FoMj，在分数模式(近整数边界)下则实现了78fs的积分抖动与-250.1dB的FoMj。同时本工作在低至1.6kHz的近整数通道实现了-65.8dBc的杂散水平并将分数分频电荷泵锁相环的FoM推进到了-258dB以下。其性能与目前国际高水平论文相比具有竞争力。其性能与目前国际高水平论文相比具有竞争力，具有低功耗、高性能、宽覆盖范围的特点。

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团队成员：胡浩、朱金鹏、许奕炜
指导教师：杜源、杜力
参赛单位：南京大学

基于高精度非等值电流源的高线性度相位插值器设计

本项目为“华为杯”第八届中国研究生创芯大赛参赛作品，基于TSMC28nmCMOS工艺，设计了一款3-9GHz高线性度时钟相位插值器。针对传统等值电流源结构线性度不足的痛点，创新性提出非等值电流源补偿方案，结合低压cascode高精度电流源与内置象限开关逻辑，实现电流精准复制与低电压裕度损耗。项目完成了原理图绘制、全流程版图设计与寄生参数提取，通过了TT/SS/FF/SF/FS全工艺角前后仿验证。结果显示，电路最大 { \sf D N L } <= 0 . 7 ^ { \circ } 、最大1 N L <= 1 . 2 5 ^ { \circ } ，输出摆幅、随机抖动及功耗均优于赛题要求，可应用于高速串行通信的时钟数据恢复系统。

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团队成员：崔洪夺、李凌宇、梁浩宇指导教师：朱浠文参赛单位：哈尔滨工业大学

低功耗低失调源极驱动电路设计

本项目基于90nmCMOS工艺，设计了一款面向移动OLED显示的11位低压-高压电荷调制型低失调源极驱动器，解决了传统设计中速度与面积难以兼顾的核心痛点。项目创新性提出电阻串-电荷调制混合DAC架构，通过主输出驱动期间并行注入插值电荷大幅提升转换速度；采用开关共享低压R-DAC，晶体管数量较传统结构减少 8 4 . 4 % ；引入相关双积分 (CDI)技术消除电压-电荷转换误差，搭配失调消除与双倍摆率AB类输出缓冲器，实现低失调与高速驱动。

仿真结果显示，电路输出范围 0 . 2 ~ 5 \mathsf { V } ，DNL/INL最优达0.6/1.3LSB，失调电压 < 0 . 5 \mathsf { m V } ，建立时间 < 0 . 9 \mu s ，单通道面积仅 2 3 8 0 \mu { m } ^ { 2 } ，静态功耗 1 . 5 5 \mu \mathsf { A } 全PVT工况下指标均优于赛题要求。

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团队成员：陈有祥、刘旭泽、李钰铭
指导教师：张鸿
参赛单位：中山大学

查表保序管理模块

本项目为“华为杯”第八届中国研究生创芯大赛参赛作品，针对现代网络处理器并行架构导致的数据包乱序问题，设计了一款高性能查表保序管理模块。项目基于TSMC28nmCMOS工艺，采用模块化架构，集成全相联主动查表缓存、256bit前导零计数器ID分配器、三指针交错读写重排序缓冲区三大核心模块，通过9通道LRU仲裁实现多数据流保序。

基于UVM搭建了覆盖三类典型业务场景的验证平台，功能与代码覆盖率均达 100 % 。仿真结果显示，系统峰值带宽达64Gbps，复杂查表保序场景下0 ~ 0 . 5 \mathsf { m s } 平均带宽超63.9Gbps。SRAM深度224时芯片总面积 1 2 4 1 8 2 \mu { m } ^ { 2 } 1GHz时钟下时序收敛，全面满足赛题指标要求。

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团队成员：唐华伟郝俊杰朱驰昂
指导教师：朱小娜
参赛单位：复旦大学

极限尺寸下纳米片晶体管TCAD模型优化研究

本项目基于MozzTCAD平台对极限尺寸纳米片晶体管展开，所建立的仿真校准流程能够高精度复现Intel2024IEDM文献中的核心实验结果；针对 1 8 ~ { { n m } } 及 6 { n m } 栅长的RibbonFET器件，仿真输出的I-V特性曲线呈现出标准的MOS管线性区与饱和区开启-关断形态，验证了网格剖分策略与物理模型设置在极端微缩尺寸下的鲁棒性。研究进一步确认，即便在 6 ~ { { n m } } 尺寸，经典的Drift-Diffusion输运理论框架在MozzTCAD环境中依然具备充分的适用性与收敛效率。该成果为后续针对环栅纳米片晶体管的DTCO提供了可靠的数值仿真基线与参数校准依据。

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团队成员：白浩宇、周鸿志、吴传
指导教师：廖怀林
参赛单位：北京大学

3-9GHz高精度低相噪相位插值器设计

本项目基于TSMC22nmCMOS工艺，设计了一款3-9GHz高精度低相噪开关电容相位插值器，解决了传统矢量加和、电荷充电架构在高频下线性度恶化与相噪偏高的核心问题。电路集成带数字自动相位校准的开关电容八相生成器、三阶/五阶谐波抑制I/Q矢量生成单元、64路对称插值阵列、7bit可调低通滤波器及自偏置输出缓冲，采用电容电荷再分配实现矢量加和，大幅提升了工艺鲁棒性。

仿真结果显示，全频带 1 N L <= 1 . 2 1 ^ { \circ } 、 { \mathsf { D N L } } <= 0 . 6 9 ^ { \circ } ，相位跳变毛刺 1 . 2 9 ^ { \circ } 9GHz下1kHz 偏移相噪- 1 0 0 ~ - 1 0 5 \mathsf { d B c / H z } ，输出随机抖动54\~81fs，最大功耗 5 . 8 9 \mathsf { m w } @ 9 \mathsf { G H z } ，输出满摆幅 8 0 0 { m V } ，全PVT工况下指标均达标，可应用于高速串行通信时钟数据恢复系统。

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团队成员：白浩宇、周鸿志、吴传
指导教师：廖怀林
参赛单位：北京大学

培风图南企业赛题极限尺寸下纳米片晶体管TCAD模型优化研究-赛题报告与工程

本项目基于国产MozzTCAD平台，开展极限尺寸下纳米片晶体管TCAD模型优化研究。提取英特尔 1 . 5 \mathsf { n m } 节点RibbonFET关键工艺参数，构建有结型单层纳米片GAAFET三维器件模型。

系统研究栅长18nm与6nm器件的载流子迁移率、阀值电压、DIBL效应及漏极电流对硅层厚度TSi的敏感性，通过微调密度梯度、薄层迁移率与速度饱和模型核心参数，结合分步式AI辅助参数调试，使仿真结果与实验数据高度吻合。验证了现有主流物理模型在亚 1 0 \mathsf { n m } 节点的适用性，为先进工艺器件的TCAD仿真与优化提供了参考依据。

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团队成员：孙明琪、聂孟康、韦潇
指导教师：唐仙
参赛单位：清华大学

圣邦赛题一：基于CMOS工艺的带隙基准电压源设计

本项目基于CMOS-BCD工艺，设计了一款适配高精度带隙基准的低噪声、高稳定性三级运算放大器。针对大容性负载与低功耗需求，采用NMOS输入差分对、有源零点第二级与跨导线性环ClassAB输出级架构，通过单密勒补偿加零点补偿技术，确保 0 . 1 ~ 4 7 \mu \mathsf { F } 宽容性负载范围内相位裕度 : 2 4 5 ^ { \circ } 。

电路集成双向过流保护模块，通过精确电流采样与逻辑控制，将输出电流限制在 ± 2 5 \mathsf { m A } 以内。仿真结果显示，静态功耗低至 1 2 1 . 2 \mathsf { u A @ 2 . 7 V } ！ 0 . 1 { ~ } 1 0 1 \tau 积分噪声 <= 1 . 4 5 \mathsf { u V } \mathsf { r m s } ，线性调整率 1 8 . 8 \mathsf { u V } / \mathsf { V } 、负载调整率 2 . 4 \mathsf { u V / m A } ，60Hz处 P S R R >= 8 0 d B ，直流增益超120dB，芯片面积 < 0 . 1 \mathsf {mm } ^ { 2 } ，全PVT工况下所有指标均满足要求。

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团队成员：李哲轩、凌婉怡、耿明强
指导教师：任堃
参赛单位：浙江大学

新型两位高密度电荷俘获闪存单元及操作机制优化

本项目提出一种新型3T2b对称电荷俘获型闪存单元，面向高密度嵌入式与独立式存储应用。采用55nm标准CMOS工艺，实现单单元两位存储，单元面积仅 0 . 0 3 \mu { m } ^ { 2 } / { b } ，密度优于主流ETOX、MirrorBit等方案。创新采用DCHE差分热电子编程与CHH沟道热空穴擦除机制，编程电流低至 4 \mu \mathsf { A } 、擦除时间缩短至 0 . 1 { m s } ，存储窗口达 3 . 5 { ~ } 4 \lor 。通过交织蛇形布线与共享位线设计，解决高密度阵列布线难题。器件经 1 0 0 \boldsymbol { k } 次擦写循环与 1 7 5 ^ { \circ } \mathsf { C } 高温保持测试，可靠性优异，兼容车规与工业控制场景，已发表IEDM论文并申请多项核心专利。

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团队成员：洪文、易龙兵、葡丹妹指导教师：郑雪峰参赛单位：西安电子科技大学

功率器件的主动热管理

本项目面向功率器件高密度散热需求，开展近结主动热管理技术研究，融合微流体液冷与热电制冷（TEC）两种方案，解决高功率密度下结温过高、性能衰减与可靠性下降问题。

在陶瓷基板与封装管壳内嵌入微流道，实现 β -Ga2 O _ { 3 } 整流电路热阻降低7 9 % 、输出功率提升6.6倍；GaN功率放大器结温降低 32 % ，输出功率提升5 0 % 。优化热电器件结构与材料参数，转换效率提升 80 % ；将TEC与液冷耦合，使GaNHEMT结温降低 2 9 . 6 % ， β -Ga2 O _ { 3 } 肖特基二极管结温降低 4 6 % ，输出功率提升 3 7 % 。项目已发表高水平论文6篇，获国家级/省级学术奖项4项，为宽禁带功率器件提供了高效热管理解决方案。

成果2：微流道液冷一氮化镶功率放大器□通过在封装管壳中嵌入微流道提升GaNMMICPA的性能

通过在管壳中嵌入微流道结构，仅消耗6.4mW泵浦功率，可将饱和电流提升13.8%

<br>成果3：热电冷却一热电器件性能优化□优化热电器件几何结构和材料参数，提高其转换效率

优化后热电器件的输出特性提升两倍以上，转换效率提升80%

成果4：热电冷却一氮化高电子迁移率晶体管□将热电冷却器与液冷相结合突破液冷的极限，提升GaNHEMT性<br>

对TEC输入电流进行调控，使结温降低30%，通过优化TEC参数进一步降低19%

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团队成员：蔡思琦王刚李振宇指导教师：贺光辉参赛单位：上海交通大学

基于软硬件协同优化的新一代AI模型Transformer专用加速器设计

项目简介

面向不同模态Transfomer推理的高精度高能效需求，我们对视觉和语言Transformer的低比特量化及其硬件架构展开研究，实现基于视觉和语言数据量化特性的软硬件协同优化加速器设计。在软件优化层面，提出了基于比特稀疏的ViT量化剪枝，基于灵活异常值表示的LLM量化，基于token间差分的KVcache量化。在硬件方面则提出了对应的软硬件协同优化加速器，其中面向视觉Transformer的协同优化加速器采用比特稀疏计算，面向以LLM为代表的语言Transformer协同优化加速器采用异常值-正常值混合计算和算子融合方法，实现性能及能效提升。

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团队成员：李楠、黄俊澄、戴伊薇指导教师：王兴晟、余国义参赛单位：华中科技大学

面向边缘人工智能协同部署的大算力忆阻存算芯片-机器学习与人工智能-存储器

本项目面向边缘人工智能协同部署，提出一款大算力忆阻存算一体芯片。采用55nmCMOS工艺，突破传统冯·诺依曼架构存储墙瓶颈，实现计算与存储深度融合。通过STCO器件-电路-架构协同优化，解决大规模阵列IR-drop 问题，构建 8 K ~ 2 M 可重构计算宏，支持1/4/8bit混合精度运算，单核算力达13.17TOPS，能效65TOPS/W。设计ISARA岛式脉动阵列架构，延迟较同类加速器降低200倍以上。配套软硬件协同蒸馏部署方案，实现模型小型化与高精度推理，MNIST识别率达 9 6 % 。项目完成四次流片验证，发表多篇顶刊论文并授权多项专利，具备大规模边缘AI部署实用价值。

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团队成员：高正航、胡潇帆、郝禹植
指导教师：陈铭易、魏浩
参赛单位：上海交通大学

用于生理电信号采集的高动态范围直接转换模拟前端芯片设计

本项目面向可穿戴与脑机接口生理电信号采集需求，设计一款高动态范围直接转换模拟前端芯片。采用 1 8 0 \mathsf { n m } \mathsf { C M O S } 工艺实现两步式 \bigtriangleup 调制与SAR-ADC融合架构，通过内嵌增益 \triangle 调制器、栅极自举DDA与动态元件匹配(DEM）技术，突破传统架构在动态范围、输入阻抗与低噪声间的瓶颈。芯片实现112dB动态范围、102dB信噪失真比、26GΩ高输入阻抗与86dB共模抑制比，输入等效噪声低至 0 . 7 \mu \nu { r m s } ，总功耗仅 6 3 \mu \ w 。可有效采集EEG、ECG、EM等微弱生理信号，耐受电极直流失调与运动伪影

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团队成员：王宗楠、刘亮、包鎔嘉
指导教师：唐希源
参赛单位：北京大学

基于高效采样噪声消除技术的易驱动高精度低延迟模数转换芯片

本项目面向脑机接口、生物医疗与物联网应用，设计一款基于高效采样噪声消除技术的易驱动、高精度、低延迟模数转换芯片。采用两级增量式流水线架构，第一级为8位SARADC，第二级为7位二阶噪声整形SARADC，配合浮空反相放大器实现级间放大。创新提出单次放大采样噪声消除技术，以 0 . 8 \mathsf { p F } 小采样电容实现高精度采样，大幅降低前端驱动难度；结合乒兵电容流水线与可变阶环路滤波，兼顾高速、低功耗与高线性度。采用底极板采样、分裂电容开关与后台增益校准，提升稳定性与鲁棒性。

模数转换器电路实现 P 芯片测试结果 与 国生大
·系统原理图及工作时序 ·第一级：8位SARADC ·基于28nmCMOS工艺实现第二级：7位2阶噪声整形SARADC ·芯片照片与功耗测试 核心面积：0.034mm2SALp 级间放大器：浮空反相放大器（FIA） 电片：467.3yWD,[7:0] X Variable-orderLoopFilter 等效采样率：1.6MS/s
INpO 园V FIA FU Digital:130.6uW
JM Ang 3ACore DAC:48.5uW
Stage-1 Sanple1 Co2 C RA FVF:61.1uW
Stage-2 CooLo aC3 ALog mpl, FIA:154.1uWOne Sampling
芯片测试结果-频谱测试 可 芯片测试结果-鲁棒性测试 大圆 8 -20 16k-points 自 ·温度变化测试串 SNDR =91.8dB E SFDR 电压化15dB@-20-80℃C-100 -△SNDR<1.5dB@0.8\~1V120 m 山 -12050 100 150 2000.1 Frequency[Hz]0 800 0 2requency[(H20 800 Input Frequency [kHz]93100串号 国 [ap] 50 围 aPON 目1/ S5900.8 0.85 0.90.95 -20 0 20 4060 802Froquency[CHe 800 -100 putAmplitude[d] Analog Supply Voltage [V] Temperature [°C]

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团队成员：廖文泽、祝雨彬、余炜杰指导教师：韩凯宁、胡剑浩参赛单位：电子科技大学

高性能、低复杂度数字波束形成算法设计及芯片实现

本项目面向雷达与通信系统，设计一款高性能、低复杂度数字波束形成(DBF）芯片。针对传统二进制计算功耗高、面积大、毛刺翻转严重等问题，采用概率计算 ^ + 定点混合运算新架构，以随机比特流低翻转数值表征与MCAS/MIAS低相关序列，大幅降低功耗与关键路径长度。通过自适应缩放优化精度与位宽，提出概率定点混合乘累加与FIR滤波器，面积较传统方案节省约40 % ，总翻转率降低 67 % 。设计带宽/通道/波束可重构硬件架构，支持多模式灵活切换。芯片基于SMIC 2 8 \mathsf { n m } 工艺实现，内核面积 3 . 4 \mathsf {mm } ^ { 2 } ，功耗约1.6W，指标优于设计要求。

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团队成员：王卡楠、何玉坤、孙焕发
指导教师：桂小琰
参赛单位：西安交通大学

应用于可插拔光模块的低延时200Gb/s异质收发机

本项目面向数据中心可插拔光模块，设计一款低延时200Gb/sPAM4异质收发机，采用SiGeBiCMOS与CMOS混合架构，突破传统LPO与重定时方案的带宽与延时瓶颈。发射机由100GCMOSTX与200GSiGeAMUX组成，集成QVM准电压模驱动器与3-Tap分数FFE，提升眼图质量；接收机采用200GSiGeADEMUX与100GCMOSRX，通过交叉馈通抵消技术优化THA性能。芯片支持单通道200G高速传输，系统延时低于10ns，能效低至10.75pJ/b，为国际首个单通道200G异质SerDes解决方案。相关成果发表于ISSCC、TCAS-I等顶级会议与期刊，适用于数据中心、800GbE/1.6TbE高速光互联场景。

<br>

200G发射机架构<br><br>■抽头延时选择单元实现0.5-T延时■0.5-TFFE意味着200G应用下的50GHz带宽补偿，眼宽最高提升15%，眼高最高提升50%

3-Tap分数FFE

155333 滋Timeps) Timelps)1-TFFE的 0.5-TFFE的FE 200G系统输出眼图 200G系统输出眼图

THAinADEMUX 大 AUUv THA1 TOOOO Foe THA2 ViPVi 4 VorvV YO THA2 THA1 VeruVI 白 美 5

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团队成员：刘昊天、武开阔、周俊晟
指导教师：苏文艳
参赛单位：上海科技大学

Cadence企业命题：高性能寄存器文件(Register File) 硬件设计

本项目基于FPGA设计了一套JPEG解码与图像无极缩放显示系统，面向医疗、监控、工业视觉等场景提供高清平滑图像处理方案。系统采用UART接收JPEG压缩数据，经解码器恢复为RGB图像存入DDR，通过双线性插值算法实现高质量无极缩放，支持从原始分辨率平滑放大至 1 9 2 0 x 1 0 8 0 并可缩回原图，缩放过程平滑无锯齿。设计采用乒乓缓存架构避免读写冲突，基于AXI总线与DMA模块高效完成DDR数据交互，提升传输效率。视频输出模块以1080P/60fps格式通过HDMI显示，系统资源占用合理、稳定性强。项目有效降低图像传输数据量与时间，兼具高速处理、清晰成像与低硬件开销优势

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团队成员：黄磊王棱张金娜指导教师：徐跃杭毛书漫参赛单位：电子科技大学

AI赋能物理增强紧凑模型

项目简介

随着摩尔定律趋于极限，目前集成电路方法学逐渐从面向制造的设计转向工艺设计协同优化（DTCO），旨在实现工艺研发制造和芯片设计两个环节的有机结合，对工艺设计余量进一步挖掘，这对器件物理基建模方法提出了更高的要求。现有物理基模型解析复杂，难以支撑DTCO所需的计算速度和收敛性，虽然人工神经网络(ANN）模型具备该优势，但无法关联器件物理参数，对此，团队提出物理、数学、AI融合的物理增强型ANN模型，建立高效的器件、电路反馈机制，实现射频电路DTCO。在该模型基础上，团队联合华为公司，首次在其优化工具中实现了含器件物理参数、匹配网络参数的工艺-电路协同优化，优化后的四级射频功率放大器带宽、输入反射系数分别提升 4 3 . 6 % 和 3 6 . 5 % 。

一、背景

三、物理增强ANN模型实现

·DTCO对ANN模型的物理可解释性提出要求
□实现快速、准确的物理参数（工艺、器件）与电学性能（电路/系统）的精准映射TCAD物理模型 招支持的物理工艺参数GS 情极下物理增强型 VS elta物理基紧凌模型 ANN模型 LGS 餐间骨衡闲距ANN紧凌模型 无法关 T_buffer 厚度求解速度快，可用手电落设计 T_harrier 普垒服厚度

一、背景

四、物理增强型ANN模型DTCO功能验证

·工艺-电路联合优化验证

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